SystemVerilog Cet article est une ébauche concernant l’informatique.
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SystemVerilog
SystemVerilog est à la fois un langage de description, se basant pour cela sur Verilog, et un langage de vérification de matériel, permettant de faire de la simulation et vérification. Il est standardisé sous le numéro IEEE 1800 par l'Institute of Electrical and Electronics Engineers (IEEE)[1]. HistoriqueEn 2020, le langage en était à la septième révision en 20 ans avec IEEE 1800-2017 publié en février 2018. Le développement de la norme est fait de façon transparente et collaborative, via le site accellera.mantishub.io[1],[2] DescriptionLes fichiers de fonctions de SystemVerilog ont l'extension .sv pour la partie logique et .svr pour la partie réelle[3]. Les fichiers d'entête ont l'extension .svh[réf. souhaitée]. Le logiciel libre de simulation, Verilator supporte ce langage[4]. AnnexesRéférences
Bibliographie
Liens externes
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