Proses 7 nm

Pada bidang manufaktur semikonduktor, dalam Peta Jalan Perangkat dan Sistem Internasional mendefinisikan proses 7 nm adalah generasi lanjutan dari teknologi MOSFET proses 10 nm. Proses ini didasarkan pada teknologi FinFET (fin field-effect transistor), sejenis teknologi MOSFET multi-gerbang.

Taiwan Semiconductor Manufacturing Company (TSMC) memulai produksi chip memori SRAM 256 Mbit menggunakan proses 7 nm yang disebut N7 pada Juni 2016,^[1] kemudian Samsung memulai produksi massal proses 7 nm mereka yang disebut perangkat 7LPP pada tahun 2018.^[2] Produk awal untuk teknologi prosesor 7 nm adalah Apple A12 Bionic, dirilis pada acara Apple September 2018.^[3] Meskipun Huawei mengumumkan prosesor 7 nm (Kirin 980) miliknya sendiri sebelum Apple A12 Bionic, pada 31 Agustus 2018, namun Apple A12 Bionic dirilis di pasarkan massal lebih awal. Kedua chip tersebut diproduksi oleh TSMC.^[4]

Pada tahun 2017 AMD merilis prosesor "Roma" (EPYC 2) untuk aplikasi server dan pusat data, yang didasarkan pada proses N7 TSMC ^[5] dengan fitur 64 inti dan 128 utas. Mereka juga merilis prosesor desktop konsumen "Matisse" dengan fitur 16 inti dan 32 utas. Namun, cetakan I/O pada modul multi-chip Roma (MCM) dibuat dengan proses 14 nm (14HP) oleh GlobalFoundries, sementara cetakan I/O Matisse menggunakan proses 12 nm (12LP+) GlobalFoundries. Seri Radeon RX 5000 juga didasarkan pada proses N7 TSMC.^[6]

Proses node 7 nm dan proses offering
	Samsung		TSMC				Intel	SMIC
Process name	7LPP^[7]^[8]	6LPP^[9]	N7^[10]	N7P^[11]	N7+^[12]	N6	Intel 7^[13]^{[diperdebatkan – diskusikan]} (10nm)^[14]	N+1 (>7 nm)	N+2 (7 nm)	7 nm EUV
Transistor density (MTr/mm²)	95.08–100.59^[15]^[16]	Tidak diketahui	91.2–96.5^[17]^[18]		113.9^[17]	114.2^[19]	100.76–106.1^[20]^[21] 60.41^[22]	89^[23]	Tidak diketahui^[24]^{[butuh rujukan]}	Tidak diketahui
SRAM bit-cell size	0.0262 μm²^[25]	Tidak diketahui	0.027 μm²^[25]		Tidak diketahui	Tidak diketahui	0.0312 μm²	Tidak diketahui	Tidak diketahui	Tidak diketahui
Transistor gate pitch	54 nm	Tidak diketahui	57 nm				54 nm	Tidak diketahui	63 nm	Tidak diketahui
Transistor fin pitch	27 nm	Tidak diketahui	N/A		Tidak diketahui	Tidak diketahui	34 nm	Tidak diketahui	Tidak diketahui	Tidak diketahui
Transistor fin height	Tidak diketahui	Tidak diketahui	N/A		Tidak diketahui	Tidak diketahui	53 nm	Tidak diketahui	Tidak diketahui	Tidak diketahui
Minimum (metal) pitch	46 nm	Tidak diketahui	40 nm				40 nm^[26]	Tidak diketahui	42 nm	Tidak diketahui
EUV implementation	36 nm pitch metal;^[6] 20% of total layer set	Tidak diketahui	None, used self-aligned quad patterning (SAQP) instead		4 layers	5 layers	None. Relied on SAQP heavily	None	None	Yes (after N+2)
EUV-limited wafer output	1500 wafers/day^[27]	Tidak diketahui	N/A		~ 1000 wafers/day^[28]	Tidak diketahui	N/A	Tidak diketahui	Tidak diketahui	Tidak diketahui
Multipatterning (≥ 2 masks on a layer)	Fins Gate Vias (double-patterned)^[29] Metal 1 (triple-patterned)^[29] 44 nm pitch metal (quad-patterned)^[6]	Tidak diketahui	Fins Gate Contacts/vias (quad-patterned)^[30] Lowest 10 metal layers		Same as N7, with reduction on 4 EUV layers	Same as N7, with reduction on 5 EUV layers		multipatterning with DUV	multipatterning with DUV	Tidak diketahui
Release status	2018 risk production 2019 production	2020 production	2017 risk production 2018 production^[1]	2019 production	2018 risk production^[1] 2019 production	2020 risk production 2020 production	2021 production^[13]	April 2021 risk production, mass production unknown	Late 2021 risk production, quietly produced since July 2021^[31]	Postponed due to US embargo